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101ffae26c
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@ -679,106 +679,6 @@ static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
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}
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}
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#undef ZERO
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||||
#define ZERO(reg) writel(0, mmio + (reg))
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static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio)
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{
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u32 tmp;
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||||
tmp = readl(mmio + MV_PCI_MODE);
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tmp &= 0xff00ffff;
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||||
writel(tmp, mmio + MV_PCI_MODE);
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||||
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||||
ZERO(MV_PCI_DISC_TIMER);
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||||
ZERO(MV_PCI_MSI_TRIGGER);
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||||
writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT);
|
||||
ZERO(HC_MAIN_IRQ_MASK_OFS);
|
||||
ZERO(MV_PCI_SERR_MASK);
|
||||
ZERO(PCI_IRQ_CAUSE_OFS);
|
||||
ZERO(PCI_IRQ_MASK_OFS);
|
||||
ZERO(MV_PCI_ERR_LOW_ADDRESS);
|
||||
ZERO(MV_PCI_ERR_HIGH_ADDRESS);
|
||||
ZERO(MV_PCI_ERR_ATTRIBUTE);
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||||
ZERO(MV_PCI_ERR_COMMAND);
|
||||
}
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||||
#undef ZERO
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||||
static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
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||||
{
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u32 tmp;
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||||
|
||||
mv5_reset_flash(hpriv, mmio);
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||||
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||||
tmp = readl(mmio + MV_GPIO_PORT_CTL);
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||||
tmp &= 0x3;
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||||
tmp |= (1 << 5) | (1 << 6);
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writel(tmp, mmio + MV_GPIO_PORT_CTL);
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||||
}
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/**
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||||
* mv6_reset_hc - Perform the 6xxx global soft reset
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||||
* @mmio: base address of the HBA
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||||
*
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||||
* This routine only applies to 6xxx parts.
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||||
*
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||||
* LOCKING:
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||||
* Inherited from caller.
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*/
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static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio)
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||||
{
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||||
void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
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||||
int i, rc = 0;
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||||
u32 t;
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||||
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||||
/* Following procedure defined in PCI "main command and status
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||||
* register" table.
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||||
*/
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||||
t = readl(reg);
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||||
writel(t | STOP_PCI_MASTER, reg);
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||||
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||||
for (i = 0; i < 1000; i++) {
|
||||
udelay(1);
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||||
t = readl(reg);
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||||
if (PCI_MASTER_EMPTY & t) {
|
||||
break;
|
||||
}
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||||
}
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||||
if (!(PCI_MASTER_EMPTY & t)) {
|
||||
printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
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||||
rc = 1;
|
||||
goto done;
|
||||
}
|
||||
|
||||
/* set reset */
|
||||
i = 5;
|
||||
do {
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||||
writel(t | GLOB_SFT_RST, reg);
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||||
t = readl(reg);
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||||
udelay(1);
|
||||
} while (!(GLOB_SFT_RST & t) && (i-- > 0));
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||||
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||||
if (!(GLOB_SFT_RST & t)) {
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||||
printk(KERN_ERR DRV_NAME ": can't set global reset\n");
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||||
rc = 1;
|
||||
goto done;
|
||||
}
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||||
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||||
/* clear reset and *reenable the PCI master* (not mentioned in spec) */
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||||
i = 5;
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||||
do {
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||||
writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
|
||||
t = readl(reg);
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||||
udelay(1);
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||||
} while ((GLOB_SFT_RST & t) && (i-- > 0));
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||||
|
||||
if (GLOB_SFT_RST & t) {
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||||
printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
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||||
rc = 1;
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||||
}
|
||||
done:
|
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return rc;
|
||||
}
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/**
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* mv_host_stop - Host specific cleanup/stop routine.
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* @host_set: host data structure
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@ -1386,6 +1286,106 @@ static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio)
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return 1;
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}
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||||
#undef ZERO
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||||
#define ZERO(reg) writel(0, mmio + (reg))
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||||
static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio)
|
||||
{
|
||||
u32 tmp;
|
||||
|
||||
tmp = readl(mmio + MV_PCI_MODE);
|
||||
tmp &= 0xff00ffff;
|
||||
writel(tmp, mmio + MV_PCI_MODE);
|
||||
|
||||
ZERO(MV_PCI_DISC_TIMER);
|
||||
ZERO(MV_PCI_MSI_TRIGGER);
|
||||
writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT);
|
||||
ZERO(HC_MAIN_IRQ_MASK_OFS);
|
||||
ZERO(MV_PCI_SERR_MASK);
|
||||
ZERO(PCI_IRQ_CAUSE_OFS);
|
||||
ZERO(PCI_IRQ_MASK_OFS);
|
||||
ZERO(MV_PCI_ERR_LOW_ADDRESS);
|
||||
ZERO(MV_PCI_ERR_HIGH_ADDRESS);
|
||||
ZERO(MV_PCI_ERR_ATTRIBUTE);
|
||||
ZERO(MV_PCI_ERR_COMMAND);
|
||||
}
|
||||
#undef ZERO
|
||||
|
||||
static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
|
||||
{
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||||
u32 tmp;
|
||||
|
||||
mv5_reset_flash(hpriv, mmio);
|
||||
|
||||
tmp = readl(mmio + MV_GPIO_PORT_CTL);
|
||||
tmp &= 0x3;
|
||||
tmp |= (1 << 5) | (1 << 6);
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||||
writel(tmp, mmio + MV_GPIO_PORT_CTL);
|
||||
}
|
||||
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||||
/**
|
||||
* mv6_reset_hc - Perform the 6xxx global soft reset
|
||||
* @mmio: base address of the HBA
|
||||
*
|
||||
* This routine only applies to 6xxx parts.
|
||||
*
|
||||
* LOCKING:
|
||||
* Inherited from caller.
|
||||
*/
|
||||
static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio)
|
||||
{
|
||||
void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
|
||||
int i, rc = 0;
|
||||
u32 t;
|
||||
|
||||
/* Following procedure defined in PCI "main command and status
|
||||
* register" table.
|
||||
*/
|
||||
t = readl(reg);
|
||||
writel(t | STOP_PCI_MASTER, reg);
|
||||
|
||||
for (i = 0; i < 1000; i++) {
|
||||
udelay(1);
|
||||
t = readl(reg);
|
||||
if (PCI_MASTER_EMPTY & t) {
|
||||
break;
|
||||
}
|
||||
}
|
||||
if (!(PCI_MASTER_EMPTY & t)) {
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||||
printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
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||||
rc = 1;
|
||||
goto done;
|
||||
}
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||||
/* set reset */
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||||
i = 5;
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||||
do {
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writel(t | GLOB_SFT_RST, reg);
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||||
t = readl(reg);
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||||
udelay(1);
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||||
} while (!(GLOB_SFT_RST & t) && (i-- > 0));
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||||
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||||
if (!(GLOB_SFT_RST & t)) {
|
||||
printk(KERN_ERR DRV_NAME ": can't set global reset\n");
|
||||
rc = 1;
|
||||
goto done;
|
||||
}
|
||||
|
||||
/* clear reset and *reenable the PCI master* (not mentioned in spec) */
|
||||
i = 5;
|
||||
do {
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||||
writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
|
||||
t = readl(reg);
|
||||
udelay(1);
|
||||
} while ((GLOB_SFT_RST & t) && (i-- > 0));
|
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||||
if (GLOB_SFT_RST & t) {
|
||||
printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
|
||||
rc = 1;
|
||||
}
|
||||
done:
|
||||
return rc;
|
||||
}
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static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
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void __iomem *mmio)
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